MIPS — 32位 MIPS CPU 设计

基于 Verilog 的 32 位 MIPS CPU 设计，配套 AAOS 操作系统项目。

架构特点

• 五级流水线：取指 → 译码 → 执行 → 访存 → 写回
• 哈佛架构：指令与数据分离存储
• 自研指令集：为 AAOS 操作系统定制

模块结构

模块	文件	说明
ALU	ALU.v	算术逻辑单元
Control Unit	ControlUnit.v	控制单元
Program Counter	ProgramCounter.v	程序计数器
Instruction Memory	InstructionMem.v	指令存储器
Data Memory	DataMem.v	数据存储器
Instruction Register	InstructionReg.v	指令寄存器
Register File	Register.v	寄存器堆
Config	Config.v	配置参数

项目路线图

1. ✅ Verilog 模块设计完成
2. ⏳ 仿真验证
3. ⏳ FPGA 烧录
4. ⏳ 基于自研指令集的 C 编译器
5. ⏳ 配套 AAOS 操作系统

扩展方向

• SNN 加速模块：为脉冲神经网络添加硬件加速支持

相关项目

• AAOS — 配套操作系统，面向本 CPU 的指令集设计